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增强性能 10Gb以太网PHY收发器 2002年12月31日 11:14      FPGA成都     MY3104:增强性能 10Gb以太网PHY收发器，每个通道(4X3.125Gbps)集成了前向误差修正(FEC)，大大改进了误码率(BER),　 该器件提供集成串并/并串变换器(SERDES) 四个高速通道，时钟系统，数据恢复和多个时钟补偿方案，四个通道能集总成单一 10Gbps，和IEEE 802.3兼容 链接，或独立工作，咳用在背板升级和机架-机架间 应用,　 　 本新闻留言共0条  　 北京FPGA培训,　    Copyright 2010 FPGA培训版权所有

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